EDA技術與Verilog HDL
- 所屬分類：
- 作者：
潘松，黃繼業(yè)，陳龍 編著
- 出版社：
清華大學出版社
- ISBN：9787302222705
- 出版日期：2010-4-1
-
原價：
￥38.00元
現(xiàn)價：￥28.90元
-
本書信息由合作網(wǎng)站提供，請前往以下網(wǎng)站購買：
圖書簡介
本書根據(jù)課堂教學和實驗操作的要求，以提高實際工程設計能力為目的，深入淺出地對EDA技術、Verilog HDL硬件描述語言、FPGA開發(fā)應用及相關知識做了系統(tǒng)和完整的介紹，使讀者通過本書的學習并完成推薦的實驗，能初步了解和掌握EDA的基本內(nèi)容及實用技術。
全書包括4部分：第一部分介紹EDA的基本知識、常用EDA工具的使用方法和目標器件的結構原理；第二部分以向?qū)У男问胶蛯嵗秊橹鞯姆椒ń榻B多種不同的設計輸入方法；第三部分介紹Verilog的設計優(yōu)化；第四部分詳述基于EDA技術的典型設計項目。各章都安排了習題和針對性較強的實驗與設計。書中列舉的大部分Verilog設計實例和實驗示例實現(xiàn)的EDA工具平臺是Quartus II 9.x，硬件平臺是Cyclone III系列FPGA，并在EDA實驗系統(tǒng)上通過了硬件測試。
本書對于EDA技術和硬件描述語言的介紹具有系統(tǒng)性、完整性和相對獨立性，故其定位既是EDA課程的課本，也是面向?qū)獙I(yè)就業(yè)和深造而必需的EDA技術速成教程。
本書可作為高等院校電子工程、通信、工業(yè)自動化、計算機應用技術、電子對抗、儀器儀表、數(shù)字信號或圖像處理等專業(yè)的本科生或研究生的電子設計、EDA技術課程和Verilog硬件描述語言的教材及實驗指導書，同時也可作為相關專業(yè)技術人員的自學參考書。
本書提供相關的重要資料，包括授課課件、實驗指導課件、實驗示例源文件和設計，讀者可以通過清華大學出版社網(wǎng)站（www.tup.com.cn）下載或作者的網(wǎng)站（www.kx-soc.com）索取。
目錄
第1章 概述
1.1 EDA技術及其發(fā)展
1.2 EDA技術實現(xiàn)的目標
1.3 硬件描述語言Verilog HDL
1.4 其他常用硬件描述語言
1.5 HDL綜合
1.6 基于HDL的自頂向下設計方法
1.7 EDA技術的優(yōu)勢
1.8 EDA的發(fā)展趨勢
習題
第2章 EDA設計流程及其工具
2.1 FPGA/CPLD開發(fā)流程
2.1.1 設計輸入（原理圖/HDL文本編輯）
2.1.2 綜合
2.1.3 適配
2.1.4 時序仿真與功能仿真
2.1.5 編程下載
2.1.6 硬件測試
2.2 ASIC及其設計流程
2.2.1 ASIC設計方法簡介
2.2.2 一般ASIC設計的流程
2.3 常用EDA工具
2.3.1 設計輸入編輯器
2.3.2 HDL綜合器
2.3.3 仿真器
2.3.4 適配器
2.3.5 下載器
2.4 Quartus II簡介
2.5 IP核簡介
習題
第3章 FPGA/CPLD結構與應用
3.1 概述
3.1.1 可編程邏輯器件的發(fā)展歷程
3.1.2 可編程邏輯器件的分類
3.2 簡單PLD原理
3.2.1 電路符號表示
3.2.2 PROM
3.2.3 PLA
3.2.4 PAL
3.2.5 GAL
3.3 CPLD的結構與工作原理
3.4 FPGA結構與工作原理
3.4.1 查找表邏輯結構
3.4.2 Cyclone III系列器件的結構與原理
3.5 硬件測試技術
3.5.1 內(nèi)部邏輯測試
3.5.2 JTAG邊界掃描測試
3.5.3 嵌入式邏輯分析儀
3.6 FPGA/CPLD產(chǎn)品概述
3.6.1 Lattice公司的CPLD器件系列
3.6.2 Xilinx公司的FPGA和CPLD器件系列
3.6.3 Altera公司的FPGA和CPLD器件系列
3.6.4 Actel公司的FPGA器件
3.6.5 Altera公司的FPGA配置方式與配置器件
3.7 編程與配置
3.7.1 使用JTAG的CPLD在系統(tǒng)編程
3.7.2 使用JTAG在線配置FPGA
3.7.3 FPGA專用配置器件
3.7.4 使用單片機配置FPGA
3.7.5 使用CPLD配置FPGA
習題
第4章 Verilog HDL設計初步
4.1 組合電路的Verilog HDL描述
4.1.1 選1多路選擇器及其Verilog HDL描述1
4.1.2 選1多路選擇器及其Verilog HDL描述2
4.1.3 選1多路選擇器及其Verilog HDL描述3
4.1.4 選1多路選擇器及其Verilog HDL描述4
4.1.5 簡單加法器及其Verilog HDL描述
4.2 時序電路的Verilog HDL描述
4.2.1 邊沿觸發(fā)型D觸發(fā)器及其Verilog描述
4.2.2 電平觸發(fā)型鎖存器及其Verilog描述
4.2.3 含異步清0和時鐘使能結構的D觸發(fā)器及其Verilog描述
4.2.4 含同步清0結構的D觸發(fā)器及其Verilog描述
4.2.5 含異步清0的鎖存器及其Verilog描述
4.2.6 Verilog的時鐘過程描述注意要點
4.2.7 異步時序電路
4.3 計數(shù)器的Verilog HDL設計
4.3.1 位二進制加法計數(shù)器及其Verilog描述
4.3.2 功能更全面的計數(shù)器設計
習題
第5章 Quartus II應用初步
第6章 Verilog HDL設計進階
第7章 宏功能模塊與IP應用
第8章 Verilog有限狀態(tài)機設計
第9章 Verilog HDL基本要素與語句
第10章 系統(tǒng)優(yōu)化、時序分析和Synplify應用
第11章 Verilog仿真驗證
第12章 SOPC技術
附錄A EDA開發(fā)系統(tǒng)相關軟硬件簡介
參考文獻
